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Multiple-Valued Constant-Power Adder and Its Application to Cryptographic Processor Additionneur à puissance constante à valeurs multiples et son application au processeur cryptographique

Naofumi HOMMA, Yuichi BABA, Atsushi MIYAMOTO, Takafumi AOKI

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Résumé:

Cet article propose un additionneur à puissance constante basé sur une logique à valeurs multiples et son application aux processeurs cryptographiques résistants aux attaques par canal secondaire. L'additionneur proposé est implémenté dans la logique de mode courant à valeurs multiples (MV-CML). La caractéristique importante de MV-CML est que la consommation d'énergie peut être constante quelles que soient les valeurs d'entrée, ce qui permet d'empêcher les attaques d'analyse de puissance utilisant des dépendances entre la consommation d'énergie et les valeurs intermédiaires ou les opérations des algorithmes cryptographiques exécutés. Dans cet article, nous nous concentrons sur un additionneur binaire Carry-Save à valeurs multiples basé sur le système numérique à chiffres positifs (PD) et son application aux processeurs RSA. La caractéristique de puissance de la conception proposée est évaluée avec une simulation HSPICE utilisant 90 nm technologie des procédés. Le résultat montre que la conception proposée peut atteindre une consommation d’énergie constante avec des performances inférieures par rapport à la conception binaire conventionnelle.

Publication
IEICE TRANSACTIONS on Information Vol.E93-D No.8 pp.2117-2125
Date de publication
2010/08/01
Publicisé
ISSN en ligne
1745-1361
DOI
10.1587/transinf.E93.D.2117
Type de manuscrit
Special Section PAPER (Special Section on Multiple-Valued Logic and VLSI Computing)
Catégories
Application du VLSI à valeurs multiples

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