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Design for Delay Fault Testability of 2-Rail Logic Circuits Conception pour la testabilité des défauts de retard des circuits logiques à 2 rails

Kentaroh KATOH, Kazuteru NAMBA, Hideo ITO

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Résumé:

Cet article présente une conception de balayage pour la testabilité des défauts de retard des circuits logiques à 2 rails. Les bascules utilisées dans la conception du scan sont basées sur celles maître-esclave. La conception de balayage proposée offre une couverture complète des défauts lors des tests de défauts de retard des circuits logiques à 2 rails. Dans les tests à deux modèles avec la conception de balayage proposée, les vecteurs initiaux sont définis à l'aide de l'opération de définition-réinitialisation, et l'opération de numérisation pour les vecteurs initiaux n'est pas requise. Par conséquent, le temps d’application du test est réduit d’environ la moitié de celui de la conception d’analyse améliorée. Etant donné que la fonction supplémentaire est uniquement l'opération de réinitialisation du verrou esclave, la surcharge de zone est faible. L'évaluation montre que les différences dans la zone de surcharge de la conception d'analyse proposée par rapport à celles de la conception d'analyse standard et de la conception d'analyse améliorée sont de 2.1 et -14.5 pour cent en moyenne, respectivement.

Publication
IEICE TRANSACTIONS on Information Vol.E92-D No.2 pp.336-341
Date de publication
2009/02/01
Publicisé
ISSN en ligne
1745-1361
DOI
10.1587/transinf.E92.D.336
Type de manuscrit
LETTER
Catégories
Informatique fiable

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