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A Design for Testability of Open Defects at Interconnects in 3D Stacked ICs Une conception pour la testabilité des défauts ouverts au niveau des interconnexions dans les circuits intégrés empilés en 3D

Fara ASHIKIN, Masaki HASHIZUME, Hiroyuki YOTSUYANAGI, Shyue-Kung LU, Zvi ROTH

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Résumé:

L'invention concerne une méthode de conception pour la testabilité et une méthode de test d'interconnexion électrique pour détecter les défauts ouverts se produisant au niveau des interconnexions entre les puces et les broches d'entrée/sortie dans des CI empilés 3D. Dans le cadre de la méthode de conception, un nMOS et une diode sont ajoutés à chaque interconnexion d'entrée. La méthode de test est basée sur la mesure du courant de repos qui circule à travers une interconnexion à tester. La testabilité est examinée à la fois par simulation SPICE et par expérimentation. La méthode de test a permis la détection de défauts ouverts se produisant au niveau des interconnexions de puces nouvellement conçues à une vitesse de test expérimentale de 1 MHz. Les résultats de la simulation révèlent qu'un défaut ouvert générant un retard supplémentaire de 279psec est détectable par la méthode de test à une vitesse de test de 200MHz à côté des défauts ouverts qui ne génèrent aucune erreur logique.

Publication
IEICE TRANSACTIONS on Information Vol.E101-D No.8 pp.2053-2063
Date de publication
2018/08/01
Publicisé
2018/05/09
ISSN en ligne
1745-1361
DOI
10.1587/transinf.2018EDP7093
Type de manuscrit
PAPER
Catégories
Informatique fiable

Auteurs

Fara ASHIKIN
  Tokushima University,Universiti Teknikal Malaysia Melaka
Masaki HASHIZUME
  Tokushima University
Hiroyuki YOTSUYANAGI
  Tokushima University
Shyue-Kung LU
  National Taiwan University of Science and Technology
Zvi ROTH
  Florida Atlantic University

Mots-clés

Table des matières