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Verifying Signal-Transition Consistency of High-Level Designs Based on Symbolic Simulation Vérification de la cohérence des transitions de signal des conceptions de haut niveau basées sur la simulation symbolique

Kiyoharu HAMAGUCHI, Hidekazu URUSHIHARA, Toshinobu KASHIWABARA

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Résumé:

Cet article traite de la vérification formelle des conceptions de haut niveau, en particulier de la comparaison symbolique des descriptions au niveau du transfert de registre et des descriptions comportementales. Nous utilisons des machines à états étendues par une logique du premier ordre sans quantificateur avec égalité, comme modèles de ces descriptions. Nous ne pouvons pas adopter la notion classique d’équivalence pour les machines à états, car les signaux dans les sorties correspondantes de ces deux descriptions ne changent pas de la même manière. Cet article définit une nouvelle notion de cohérence basée sur les transitions de signaux des sorties correspondantes, et propose un algorithme pour vérifier la cohérence de ces descriptions, jusqu'à un nombre limité d'étapes à partir des états initiaux. Comme exemple de conceptions de haut niveau, nous prenons une simple conception matérielle/logicielle. Le programme AC pour le traitement du signal numérique appelé filtre PARCOR a été comparé à sa conception correspondante donnée sous forme de description au niveau du transfert de registre, qui est composée d'une architecture VLIW et d'un code d'assemblage. Puisque cet exemple se termine sur environ 4500 31 étapes, l’exploration symbolique d’un nombre fini d’étapes est suffisante pour vérifier les descriptions. Notre vérificateur de prototype a réussi la vérification de cet exemple en XNUMX minutes.

Publication
IEICE TRANSACTIONS on Information Vol.E85-D No.10 pp.1587-1594
Date de publication
2002/10/01
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Issue on Test and Verification of VLSI)
Catégories
Vérification

Auteurs

Mots-clés

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