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Hybrid BIST Design for n-Detection Test Using Partially Rotational Scan Conception BIST hybride pour n-Test de détection utilisant un balayage partiellement rotationnel

Kenichi ICHINO, Takeshi ASAKAWA, Satoshi FUKUMOTO, Kazuhiko IWASAKI, Seiji KAJIHARA

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Résumé:

An n-les tests de détection des défauts bloqués peuvent être utilisés non seulement pour les tests de défauts retardés, mais également pour la détection de défauts non modélisés. Nous avons développé un circuit BIST hybride ; c'est-à-dire une méthode composée d'un registre à décalage avec rotation partielle et d'une procédure qui sélectionne les vecteurs de test parmi ceux de l'ATPG. Cette méthode de test peut effectuer des tests à vitesse élevée avec une couverture élevée des défauts bloqués. Pendant les tests à vitesse élevée, un sous-ensemble des vecteurs ATPG est saisi à l'aide d'un testeur à basse vitesse. Des simulations informatiques sur les circuits ISCAS'85, ISCAS'89 et ITC'99 sont réalisées pour n = 1, 2, 3, 5, 10 et 15. Les résultats de la simulation montrent que la quantité de vecteurs de test peut être réduite entre 52.3 % et 0.9 % par rapport à celle des vecteurs ATPG. En conséquence, la méthode proposée peut réduire le coût des tests à vitesse élevée.

Publication
IEICE TRANSACTIONS on Information Vol.E85-D No.10 pp.1490-1497
Date de publication
2002/10/01
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Issue on Test and Verification of VLSI)
Catégories
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