La fonctionnalité de recherche est en construction.
La fonctionnalité de recherche est en construction.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Fast Testable Design for SRAM-Based FPGAs Conception testable rapide pour les FPGA basés sur SRAM

Abderrahim DOUMAR, Toshiaki OHMAMEUDA, Hideo ITO

  • Vues en texte intégral

    0

  • Citer

Résumé:

Cet article présente une nouvelle conception pour tester les réseaux prédiffusés programmables sur site (FPGA) basés sur SRAM. La mémoire SRAM du FPGA d'origine est modifiée afin que le FPGA puisse avoir la possibilité de boucler les données de configuration de test à l'intérieur de la puce. Le test complet du FPGA est réalisé en chargeant généralement une seule donnée de configuration de test soigneusement choisie au lieu de l'ensemble des données de configuration. Les autres données de configuration requises sont obtenues en déplaçant la première à l'intérieur de la puce. En conséquence, le test devient plus rapide. Cette méthode ne nécessite pas une grande mémoire hors puce pour le test. Les résultats de l'évaluation prouvent que cette méthode est très efficace lorsque la complexité des blocs configurables (CLB) ou la taille des puces augmente.

Publication
IEICE TRANSACTIONS on Information Vol.E83-D No.5 pp.1116-1127
Date de publication
2000/05/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
PAPER
Catégories
Tolérance aux pannes

Auteurs

Mots-clés

Table des matières