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A Method of Generating Tests with Linearity Property for Gate Delay Faults in Combinational Circuits Une méthode de génération de tests avec une propriété de linéarité pour les défauts de retard de porte dans les circuits combinatoires

Hiroshi TAKAHASHI, Kwame Osei BOATENG, Yuzo TAKAMATSU

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Résumé:

A. Chatterjee et coll. tests proposés avec propriété de linéarité pour les défauts de retard de porte afin de déterminer, à une vitesse d'horloge requise, si un circuit testé est une puce marginale ou non. Le dernier temps de transition à la sortie primaire est modifié linéairement en fonction de la taille du défaut de retard de grille lorsque le test proposé est appliqué au circuit testé. À la connaissance des auteurs, aucun rapport sur une méthode algorithmique de génération de tests avec propriété de linéarité n’a été présenté auparavant. Dans cet article, nous proposons une méthode pour générer des tests avec propriété de linéarité pour les défauts de retard de porte. La méthode proposée introduit un nouveau calcul temporisé étendu pour calculer la taille d'un défaut de retard de porte donné qui peut se propager à la sortie primaire. La méthode a été appliquée aux circuits de référence ISCAS selon le modèle de retard unitaire.

Publication
IEICE TRANSACTIONS on Information Vol.E82-D No.11 pp.1466-1473
Date de publication
1999/11/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
PAPER
Catégories
Informatique tolérante aux pannes

Auteurs

Mots-clés

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