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Substrate Pick-Up Impacting on ESD Performances of Cascode NMOS Transistors La capture du substrat a un impact sur les performances ESD des transistors Cascode NMOS

Shao-Chang HUANG, Ke-Horng CHEN

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Résumé:

L'architecture cascode NMOS a été testée par le modèle du corps humain (HBM), le modèle de machine (MM) et le générateur d'impulsions de ligne de transmission (TLP) dans cet article. Pour le TLP, les données détaillées sur le silicium ont été bien analysées dans de nombreux paramètres, tels que la première tension de déclenchement (Vt1), le premier courant de déclenchement (It1), la tension de maintien (Vh) et la courbe TLP IV. Outre les trois types d'événements de décharge électrostatique (ESD) ci-dessus, la tension de claquage de l'oxyde de grille du dispositif est également prise en compte et les corrélations entre HBM, MM et TLP sont également observées. Afin d'expliquer les mécanismes d'activation des transistors bipolaires, deux types de modèles ont été proposés dans cet article. Dans les cas typiques, la résistance du substrat diminue à mesure que la technologie progresse. D'une part, pour les processus plus anciens que le processus 0.35 µm, tels que 0.5 µm et 1 µm, les concepteurs ESD peuvent utiliser des insertions de détection pour déclencher l'activation uniforme des circuits intégrés (CI). Le modèle latéral NPN peut dominer les performances ESD dans des processus aussi anciens. D'autre part, dans les processus de 0.18 µm et plus récents, tels que 0.15 µm, 0.13 µm, 90 nm, etc., les concepteurs ESD doivent utiliser des structures d'insertion sans captage. Le modèle central NPN peut dominer les performances ESD dans de tels processus. Après avoir combiné les deux modèles, les mécanismes d'activation bipolaires peuvent être expliqués par "les courants ESD se produisent des régions latérales vers les régions centrales". Outre les problèmes d'activation des transistors bipolaires parasites ESD, une autre raison pour laquelle les concepteurs ESD devraient utiliser des insertions sans détection dans les processus submicroniques profonds est la diminution de la tension de claquage de l'oxyde de grille. À mesure que la taille du circuit intégré diminue, l’épaisseur de l’oxyde de grille diminue. L’épaisseur plus fine de l’oxyde de grille rencontrera une tension de claquage de l’oxyde de grille plus petite. Afin d'éviter d'endommager l'oxyde de grille sous des contraintes ESD, les concepteurs ESD doivent s'efforcer de diminuer les résistances d'activation des dispositifs ESD. Les dispositifs de protection ESD avec de faibles résistances d'activation peuvent supporter des courants plus importants pour la même tension TLP. Dans cet article, les données sur le silicium montrent que la résistance d'activation du transistor cascode NMOS à insertion sans capteur est inférieure à la résistance d'activation du transistor NMOS cascode à insertion de capteur. Bien que cet article découvre des mécanismes d'activation NPN basés sur la structure cascode NMOS, les concepteurs ESD peuvent adopter les mêmes théories pour d'autres types de structures de protection ESD, telles qu'un seul transistor NMOS poly Gate-Grounded (GGNMOST). Les concepteurs ESD peuvent utiliser une architecture d'insertion à capteur pour les transistors NMOS dans les processus bas de gamme, mais utilisent l'architecture d'insertion sans capteur pour GGNMOST dans les processus haut de gamme. Ils peuvent alors obtenir les performances ESD optimisées.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E94-A No.2 pp.688-695
Date de publication
2011/02/01
Publicisé
ISSN en ligne
1745-1337
DOI
10.1587/transfun.E94.A.688
Type de manuscrit
PAPER
Catégories
Technologie de conception VLSI et CAO

Auteurs

Mots-clés

ESD

Table des matières