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Design of an Area-Efficient and Low-Power Hierarchical NoC Architecture Based on Circuit Switching Conception d'une architecture NoC hiérarchique efficace en termes de zone et de faible consommation basée sur la commutation de circuits

Woo Joo KIM, Sung Hee LEE, Sun Young HWANG

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Résumé:

Cet article présente une architecture NoC hiérarchique pour prendre en charge les signaux GT (Guaranteed Throughput) pour traiter les données multimédia dans les systèmes embarqués. L'architecture fournit un environnement de communication qui répond aux diverses conditions de contraintes de communication entre les IP en termes de puissance et de zone. Avec un système basé sur la commutation de paquets, qui nécessite des circuits de stockage/contrôle pour prendre en charge les signaux GT, il est difficile de satisfaire aux contraintes de conception en termes de surface, d'évolutivité et de consommation d'énergie. Cet article propose une hiérarchie 44Architecture NoC à 4 mailles basée sur la commutation de circuits, capable de traiter les signaux GT nécessitant un débit élevé. L'architecture NoC proposée présente une réduction de la surface de 50.2 % et de la consommation électrique de 57.4 % par rapport à l'architecture NoC conventionnelle basée sur la commutation de circuits. Ces chiffres s'élèvent à 72.4 % et à 86.1 % par rapport à une architecture NoC basée sur la commutation de paquets. L'architecture NoC proposée fonctionne avec un débit maximum de 19.2 Gb/s.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E92-A No.3 pp.890-899
Date de publication
2009/03/01
Publicisé
ISSN en ligne
1745-1337
DOI
10.1587/transfun.E92.A.890
Type de manuscrit
PAPER
Catégories
Technologie de conception VLSI et CAO

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Mots-clés

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