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A 3Gbps/Lane MIPI D-PHY Transmission Buffer Chip Une puce tampon de transmission MIPI D-PHY à 3 Gbit/s/voie

Pil-Ho LEE, Young-Chan JANG

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Résumé:

Une puce tampon de transmission de 3 Gbit/s/voie comprenant un détecteur de mode haute vitesse est proposée pour un générateur de trames basé sur un réseau de portes programmable sur site (FPGA) prenant en charge l'interface de processeur industriel mobile (MIPI) D-PHY version 1.2. Il effectue une répétition de 1 à 3 tout en mettant en mémoire tampon la signalisation différentielle basse tension (LVDS) ou la signalisation basse tension évolutive (SLVS) vers SLVS.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E102-A No.6 pp.783-787
Date de publication
2019/06/01
Publicisé
ISSN en ligne
1745-1337
DOI
10.1587/transfun.E102.A.783
Type de manuscrit
Special Section LETTER (Special Section on Circuits and Systems)
Catégories

Auteurs

Pil-Ho LEE
  Kumoh National Institute of Technology
Young-Chan JANG
  Kumoh National Institute of Technology

Mots-clés

Table des matières