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An eFPGA Generation Suite with Customizable Architecture and IDE Une suite de génération eFPGA avec une architecture et un IDE personnalisables

Morihiro KUGA, Qian ZHAO, Yuya NAKAZATO, Motoki AMAGASAKI, Masahiro IIDA

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Résumé:

Des appareils de périphérie aux serveurs cloud, fournir une accélération matérielle optimisée pour des applications spécifiques est devenue une approche clé pour améliorer l'efficacité des systèmes informatiques. Traditionnellement, de nombreux systèmes utilisent des réseaux de portes programmables sur site (FPGA) commerciaux pour implémenter un accélérateur matériel dédié en tant que coprocesseur du processeur. Cependant, les FPGA commerciaux sont conçus dans des architectures génériques et sont fournis sous forme de puces discrètes, ce qui rend difficile la satisfaction des besoins de plus en plus diversifiés du marché, comme l'équilibrage de ressources matérielles reconfigurables pour une application spécifique, ou leur intégration dans le système d'un client. sur puce (SoC) sous forme de FPGA embarqué (eFPGA). Dans cet article, nous proposons une suite de génération eFPGA avec une architecture personnalisable et un environnement de développement intégré (IDE), qui couvre l'ensemble des étapes de génération, de test et d'utilisation de la conception eFPGA. Pour la génération de conceptions eFPGA, notre flux de génération de propriété intellectuelle (IP) peut explorer les structures optimales de cellules logiques, de routage et de matrice pour des applications cibles données. Pour la testabilité, nous utilisons une méthode de test d'expédition proposée précédemment qui est précise à 100 % pour détecter tous les défauts bloqués dans l'ensemble du FPGA-IP. De plus, nous proposons un framework IDE basé sur le Web convivial et personnalisable pour l'eFPGA généré, basé sur le framework de développement NODE-RED. Dans l'étude de cas, nous montrons un exemple d'exploration d'architecture eFPGA pour une application de chiffrement différentiel de confidentialité utilisant la suite proposée. Nous montrons ensuite la mise en œuvre et l'évaluation du prototype eFPGA avec une conception de puce de groupe d'éléments de test de 55 nm.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E106-A No.3 pp.560-574
Date de publication
2023/03/01
Publicisé
2022/10/07
ISSN en ligne
1745-1337
DOI
10.1587/transfun.2022VLP0008
Type de manuscrit
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Catégories

Auteurs

Morihiro KUGA
  Kumamoto University
Qian ZHAO
  Kyushu Institute of Technology
Yuya NAKAZATO
  Kumamoto University
Motoki AMAGASAKI
  Kumamoto University
Masahiro IIDA
  Kumamoto University

Mots-clés

Table des matières