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Machine Learning Based Hardware Trojan Detection Using Electromagnetic Emanation Détection de chevaux de Troie matériels basée sur l'apprentissage automatique à l'aide d'émanations électromagnétiques

Junko TAKAHASHI, Keiichi OKABE, Hiroki ITOH, Xuan-Thuy NGO, Sylvain GUILLEY, Ritu-Ranjan SHRIVASTWA, Mushir AHMED, Patrick LEJOLY

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Résumé:

La menace croissante des chevaux de Troie matériels (HT) dans l'industrie des systèmes sur puces (SoC) a incité les chercheurs en systèmes embarqués à proposer une série de méthodologies de détection pour identifier et détecter la présence de circuits ou de logiques de chevaux de Troie à l'intérieur d'une conception hôte. dans les différentes étapes du processus de conception et de fabrication des puces. De nombreux travaux de pointe proposent différentes techniques de détection HT parmi lesquelles le choix populaire reste les méthodes basées sur l'analyse par canal latéral (SCA) qui effectuent une analyse différentielle ciblant la différence de consommation d'énergie, la modification de l'émanation électromagnétique ou le retard de propagation de l'énergie électromagnétique. logique dans les différents chemins du circuit. Même si l'efficacité de ces méthodes est bien établie, l'évaluation est réalisée sur des modèles simplistes tels que les coprocesseurs AES et les approches analytiques utilisées pour ces méthodes sont limitées par certaines métriques statistiques telles que la comparaison directe des traces EM ou les coefficients du test T. . Dans cet article, nous proposons deux nouvelles méthodologies de détection basées sur des algorithmes de Machine Learning. La première méthode consiste à appliquer les algorithmes de Machine Learning (ML) supervisé sur des traces EM brutes pour la classification et la détection des HT. Il offre un taux de détection proche de 90 % et des faux négatifs inférieurs à 5 %. Dans la deuxième méthode, nous proposons une approche basée sur des algorithmes aberrants/nouveautés. Cette méthode combinée à la technique de traitement du signal basée sur le test T, par rapport à l'état de l'art, offre de meilleures performances avec un taux de détection proche de 100 % et un faux positif inférieur à 1 %. Dans différentes expériences, le faux négatif est presque au même niveau que le faux positif et pour cette raison les auteurs montrent uniquement la valeur du faux positif sur les résultats. Nous avons évalué les performances de notre méthode sur une conception cible complexe : le processeur générique RISC-V. Trois HT avec leurs tailles correspondantes : 0.53 %, 0.27 % et 0.09 % des processeurs RISC-V sont insérés pour l'expérimentation. Dans cet article, nous fournissons des détails élaborés sur nos tests et notre processus expérimental pour la reproductibilité. Les résultats expérimentaux montrent que les HT insérés, bien que minimalistes, peuvent être détectés avec succès grâce à notre nouvelle méthodologie.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E105-A No.3 pp.311-325
Date de publication
2022/03/01
Publicisé
2021/09/30
ISSN en ligne
1745-1337
DOI
10.1587/transfun.2021CIP0011
Type de manuscrit
Special Section PAPER (Special Section on Cryptography and Information Security)
Catégories

Auteurs

Junko TAKAHASHI
  NTT Social Informatics Laboratories
Keiichi OKABE
  NTT Secure Platform Laboratories
Hiroki ITOH
  NTT Social Informatics Laboratories
Xuan-Thuy NGO
  Cesson-Sevigne
Sylvain GUILLEY
  Cesson-Sevigne
Ritu-Ranjan SHRIVASTWA
  Cesson-Sevigne
Mushir AHMED
  Cesson-Sevigne
Patrick LEJOLY
  Cesson-Sevigne

Mots-clés

Table des matières