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A 26-GHz-Band High Back-Off Efficiency Stacked-FET Power Amplifier IC with Adaptively Controlled Bias and Load Circuits in 45-nm CMOS SOI Un circuit intégré d'amplificateur de puissance FET empilé à haute efficacité de réduction de bande de 26 GHz avec des circuits de polarisation et de charge à contrôle adaptatif dans un CMOS SOI de 45 nm

Toshihiko YOSHIMASU, Mengchu FANG, Tsuyoshi SUGIURA

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Résumé:

Cet article présente un circuit intégré d'amplificateur de puissance (PA) à haut rendement de réduction de la bande de 26 GHz avec des circuits de polarisation et de charge à commande adaptative dans un SOI CMOS de 45 nm. Un FET à 4 piles est utilisé pour augmenter la puissance de sortie et résoudre le problème de faible tension de claquage des MOSFET à l'échelle. Le circuit de polarisation adaptative est examiné et le circuit de charge adaptative qui se compose d'un circuit onduleur et d'inductances basées sur un transformateur est décrit en détail. Les performances mesurées du PA IC sont entièrement présentées dans cet article. Le PA IC présente une puissance de sortie saturée de 20.5 dBm et un rendement de puissance ajoutée (PAE) maximal pouvant atteindre 39.4 % à une tension d'alimentation de 4.0 V. De plus, le PA IC a présenté un excellent ITRS FoM de 82.0 dB.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E104-A No.2 pp.477-483
Date de publication
2021/02/01
Publicisé
ISSN en ligne
1745-1337
DOI
10.1587/transfun.2020GCP0012
Type de manuscrit
Special Section INVITED PAPER (Special Section on Analog Circuit Techniques and Related Topics)
Catégories

Auteurs

Toshihiko YOSHIMASU
  Waseda University
Mengchu FANG
  Waseda University
Tsuyoshi SUGIURA
  the Samsung R&D Institute Japan

Mots-clés

Table des matières