La fonctionnalité de recherche est en construction.
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Look Up Table Compaction Based on Folding of Logic Functions Recherche de compactage de table basé sur le repliement de fonctions logiques

Shinji KIMURA, Atsushi ISHII, Takashi HORIYAMA, Masaki NAKANISHI, Hirotsugu KAJIHARA, Katsumasa WATANABE

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Résumé:

L'article décrit la méthode de pliage des fonctions logiques pour réduire la taille des mémoires afin de conserver les fonctions. Le repliement est basé sur la relation de fractions de fonctions logiques. Si la fonction logique comprend 2 ou 3 parties identiques, alors une seule partie doit être conservée et les autres parties peuvent être omises. Nous montrons que la fonction logique d’addition de 1 bit peut être réduite de moitié en utilisant la relation NON au niveau du bit et la relation OU au niveau du bit. Le document présente également 3-1 LUT avec le mécanisme de pliage. Un additionneur complet peut être implémenté en utilisant une seule LUT 3-1 avec le pliage. Les opérations ET et OU multibits peuvent être mappées sur nos LUT sans utiliser le circuit en cascade supplémentaire mais en utilisant le circuit de report pour l'addition. Nous avons également testé la capacité de mappage de 4 fonctions d'entrée sur nos 3-1 LUT avec des mécanismes de repliement et de propagation de report. Nous avons montré la réduction de la consommation de surface lors de l'utilisation de nos LUT par rapport au cas utilisant des LUT 4-1 sur plusieurs circuits de référence.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E85-A No.12 pp.2701-2707
Date de publication
2002/12/01
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Catégories
Synthèse logique

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