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Modular Synthesis of Timed Circuits Using Partial Order Reduction Synthèse modulaire de circuits temporisés utilisant la réduction d'ordre partiel

Tomohiro YONEDA, Eric MERCER, Chris MYERS

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Résumé:

Cet article développe un algorithme de synthèse modulaire pour circuits temporisés qui est considérablement accéléré par une réduction d'ordre partielle. Cet algorithme synthétise chaque module dans une conception hiérarchique individuellement. Il utilise une réduction d'ordre partielle pour réduire l'espace d'état exploré pour les autres modules en considérant un seul entrelacement de transitions activées simultanément. Cette approche gère mieux le problème d’explosion d’état, ce qui entraîne une réduction du temps de synthèse de plus de 2 ordres de grandeur. Le temps de synthèse amélioré permet la synthèse d’une plus grande classe de circuits temporisés qu’il n’était possible auparavant.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E85-A No.12 pp.2684-2692
Date de publication
2002/12/01
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Catégories
Synthèse logique

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