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Test Generation for SI Asynchronous Circuits with Undetectable Faults from Signal Transition Graph Specification Génération de tests pour les circuits asynchrones SI avec des défauts indétectables à partir de la spécification du graphique de transition de signal

Eunjung OH, Jeong-Gun LEE, Dong-Ik LEE, Ho-Yong CHOI

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Résumé:

Dans cet article, nous proposons une approche de génération de modèles de test pour les circuits de contrôle asynchrones indépendants de la vitesse (SI). Des modèles de test sont générés sur la base d'une séquence spécifiée, qui est dérivée de la spécification d'un circuit cible sous la forme d'un graphique de transition de signal (STG). Puisque la séquence représente le comportement d’un circuit uniquement avec des états stables, l’espace d’état du circuit peut être représenté comme un espace réduit. Une machine à produits, composée d'un circuit sans défaut et d'un circuit défectueux, est construite, puis la séquence spécifiée est appliquée séquentiellement à la machine à produits. Un défaut est détecté lorsque la machine produit produit une incohérence, c'est-à-dire que les valeurs de sortie d'un circuit sans défaut et d'un circuit défectueux sont différentes, et la partie appliquée séquentiellement de la séquence devient un modèle de test pour détecter le défaut. Nous proposons également une méthode de génération de tests utilisant une identification de défaut indétectable ainsi que la séquence spécifiée. Étant donné que l'espace d'état réduit est un sous-ensemble de celui d'une implémentation au niveau de la porte, les modèles de test basés sur une spécification ne peuvent pas détecter certaines erreurs. La méthode proposée identifie à l'avance ces défauts avec une topologie de circuit. BDD est utilisé pour implémenter efficacement les méthodes proposées, car les méthodes proposées comportent de nombreux ensembles d'états et d'opérations d'ensemble. Les résultats expérimentaux montrent que la génération de tests utilisant une spécification permet d'obtenir une couverture élevée des défauts sur un seul modèle de défaut bloqué pour plusieurs circuits SI synthétisés. La génération de tests proposée utilisant une topologie de circuit ainsi qu'une spécification réduit le temps d'exécution pour la génération de tests avec un coût négligeable tout en conservant une couverture élevée des défauts.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E84-A No.6 pp.1506-1514
Date de publication
2001/06/01
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section on Papers Selected from 2000 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2000))
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