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VLSI Architecture for Real-Time Fractal Image Coding Processors Architecture VLSI pour les processeurs de codage d'images fractales en temps réel

Hideki YAMAUCHI, Yoshinori TAKEUCHI, Masaharu IMAI

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Résumé:

Cet article propose une architecture efficace pour les processeurs de codage d'images fractales. L'architecture proposée permet un codage d'image à grande vitesse comparable au traitement JPEG conventionnel. Cette architecture permet d'obtenir un codage de compression d'image fractale de moins de 33.3 ms par rapport à un codage de 512 ms. Image de 512 pixels et permet le codage d'images fractales en mouvement complet. La taille du circuit de la conception architecturale proposée est comparable à celle des processeurs JPEG et beaucoup plus petite que celle des processeurs fractaux proposés précédemment.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E83-A No.3 pp.452-458
Date de publication
2000/03/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section of Selected Papers from the 12th Workshop on Circuits and Systems in Karuizawa)
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