La fonctionnalité de recherche est en construction.
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Synthesizable HDL Generation for Pipelined Processors from a Micro-Operation Description Génération de HDL synthétisable pour les processeurs pipeline à partir d'une description de micro-opération

Makiko ITOH, Yoshinori TAKEUCHI, Masaharu IMAI, Akichika SHIOMI

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Résumé:

Une méthode de génération de HDL synthétisable pour les processeurs pipeline est proposée. Grâce au procédé proposé, des descriptions de chemin de données et de logique de commande d'un processeur cible sont générées à partir d'une spécification de jeu d'instructions basée sur une horloge. À partir des résultats expérimentaux, la faisabilité de la méthode proposée est évaluée et le temps de conception du processeur a été considérablement réduit par rapport à celui de la conception manuelle conventionnelle au niveau RT en HDL.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E83-A No.3 pp.394-400
Date de publication
2000/03/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section of Selected Papers from the 12th Workshop on Circuits and Systems in Karuizawa)
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