La fonctionnalité de recherche est en construction.
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A Practical Method for System-Level Bus Architecture Validation Une méthode pratique pour la validation de l'architecture de bus au niveau du système

Kazuyoshi TAKEMURA, Masanobu MIZUNO, Akira MOTOHARA

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Résumé:

Cet article présente une technique de validation d'architecture de bus au niveau système et montre son application à la conception d'un produit grand public. Cette technique permet de valider l'ensemble du système avec une précision de cycle de bus à l'aide de modèles de niveau d'architecture de bus dérivés de leurs modèles de niveau comportemental correspondants. Les résultats expérimentaux issus de la conception d'un système d'appareil photo numérique (DSC) montrent que notre approche offre une vitesse de simulation beaucoup plus rapide que les simulateurs de niveau de transfert de registre (RTL). Grâce à cette technique de validation rapide et précise, les conceptions, validations et optimisations d'architecture de bus peuvent être réalisées efficacement au niveau du système et le temps total d'exécution des conceptions de systèmes peut être considérablement réduit.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E83-A No.12 pp.2439-2445
Date de publication
2000/12/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Catégories
Méthodologie de conception VLSI

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