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A VLSI Scan-Chain Optimization Algorithm for Multiple Scan-Paths Un algorithme d'optimisation de chaîne de numérisation VLSI pour plusieurs chemins de numérisation

Susumu KOBAYASHI, Masato EDAHIRO, Mikio KUBO

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Résumé:

Cet article présente un algorithme pour le problème d'optimisation de la chaîne d'analyse dans la méthodologie de conception à analyses multiples. L'algorithme proposé, qui se compose de quatre phases, détermine d'abord des paires de broches de balayage d'entrée et de sortie (phase 1), puis attribue des bascules aux chemins de balayage en utilisant une méthode théorique de graphe (phase 2). Ensuite, l'algorithme décide de l'ordre de connexion des bascules dans chaque chemin d'analyse en utilisant l'heuristique TSP (Traveling Salesman Problem) (Phase 3), et enfin échange les bascules entre les chemins d'analyse afin de réduire la longueur totale du chemin d'analyse ( Phase 4). Des expériences utilisant des données de conception réelles montrent que, pour dix chemins d'analyse, notre algorithme a obtenu une réduction de 90 % du temps de test d'analyse au détriment d'une augmentation totale de 7 % de la longueur du chemin d'analyse par rapport à la longueur d'un seul balayage optimisé. chemin. De plus, notre algorithme a produit moins de longueur totale de chemin de balayage que les trois autres algorithmes possibles dans un temps de calcul raisonnable.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E82-A No.11 pp.2499-2504
Date de publication
1999/11/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
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