La fonctionnalité de recherche est en construction.
La fonctionnalité de recherche est en construction.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

A Performance Optimization Method for Pipelined ASIPs in Consideration of Clock Frequency Une méthode d'optimisation des performances pour les ASIP pipelines en tenant compte de la fréquence d'horloge

Katsuya SHINOHARA, Norimasa OHTSUKI, Yoshinori TAKEUCHI, Masaharu IMAI

  • Vues en texte intégral

    0

  • Citer

Résumé:

Cet article propose une méthode d'optimisation des performances ASIP prenant en compte la fréquence d'horloge. Les performances d'un processeur de jeu d'instructions peuvent être mesurées à l'aide du temps d'exécution d'un programme d'application, qui peut être déterminé par les cycles d'horloge pour exécuter le programme d'application divisé par la fréquence d'horloge appliquée. Par conséquent, la fréquence d'horloge doit également être ajustée afin de maximiser les performances du processeur sous les contraintes de conception données. Les résultats expérimentaux montrent que la méthode proposée détermine une combinaison optimale de FU en tenant compte de la fréquence d'horloge.

Publication
IEICE TRANSACTIONS on Fundamentals Vol.E82-A No.11 pp.2356-2365
Date de publication
1999/11/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Section on VLSI Design and CAD Algorithms)
Catégories

Auteurs

Mots-clés

Table des matières