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Simultaneous Switching Noise Analysis for High-Speed Interface Analyse du bruit de commutation simultanée pour interface haute vitesse

Narimasa TAKAHASHI, Kenji KAGAWA, Yutaka HONDA, Yo TAKAHASHI

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Résumé:

Cet article décrit la méthodologie de modélisation et d'analyse pour évaluer le bruit de commutation simultanée (SSN) pour le système combiné du boîtier avec la carte de circuit imprimé (PCB) à 4 couches, dont les 64 sorties de commutation simultanées (SSO) ont été incluses à l'aide d'un simple Modèle IBIS. Les résultats de la simulation ont montré que le plan de masse du boîtier et du PCB peut être utilisé comme référence pour réduire le SSN plus efficacement que le plan d'alimentation. Pour la technique de synchronisation source synchrone telle que celle utilisée dans un bus mémoire DDR SDRAM dans le modèle présenté dans cet article, le circuit de contrôle d'inclinaison est facile à appliquer dans la conception de la puce au lieu d'utiliser des condensateurs intégrés dans le substrat du boîtier. L'émission rayonnée et l'analyse du diagramme oculaire ont également été étudiées.

Publication
IEICE TRANSACTIONS on Electronics Vol.E92-C No.4 pp.460-467
Date de publication
2009/04/01
Publicisé
ISSN en ligne
1745-1353
DOI
10.1587/transele.E92.C.460
Type de manuscrit
Special Section PAPER (Special Section on Low-Leakage, Low-Voltage, Low-Power and High-Speed Technologies for System LSIs in Deep-Submicron Era)
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