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A Continuous-Adaptive DDRx Interface with Flexible Round-Trip-Time and Full Self Loop-Backed AC Test Une interface DDRx adaptative en continu avec un temps d'aller-retour flexible et un test AC entièrement sauvegardé en boucle automatique

Masaru HARAGUCHI, Tokuya OSAWA, Akira YAMAZAKI, Chikayoshi MORISHIMA, Toshinori MORIHARA, Yoshikazu MOROOKA, Yoshihiro OKUNO, Kazutami ARIMOTO

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Résumé:

Cet article décrit la nouvelle architecture d'interface DDRx SDRAM adaptée à la mise en œuvre d'un système sur puce (SOC). Notre puce de test fabriquée selon un processus CMOS 90 nm adopte trois schémas clés et atteint des opérations de 960 Mb/s/broche avec une largeur de 32 bits. L'un des nouveaux schémas consiste à supprimer le décalage temporel à l'aide d'un circuit d'E/S de transmission de signal de front montant et d'un circuit d'étalonnage d'impédance de type table de correspondance. Le temps d'aller-retour DQS, le délai de propagation depuis le front montant de l'horloge système dans le SOC jusqu'à l'arrivée du DQS au PAD d'entrée du SOC pendant l'opération de lecture, devient supérieur à un temps de cycle d'horloge comme pour l'interface DDR2 et au-delà. Le schéma flexible de temps d'aller-retour DQS peut permettre une large plage allant jusqu'à N/2 cycles dans N opération de lecture en rafale de bits. De plus, un schéma de test entièrement auto-bouclé est également proposé pour mesurer les paramètres de synchronisation AC sans testeur haut de gamme. L'architecture présentée dans cet article peut s'adapter en permanence pour réaliser une interface DDRx-SDRAM à débit de données plus élevé et plus rentable pour différents types de SOC.

Publication
IEICE TRANSACTIONS on Electronics Vol.E92-C No.4 pp.453-459
Date de publication
2009/04/01
Publicisé
ISSN en ligne
1745-1353
DOI
10.1587/transele.E92.C.453
Type de manuscrit
Special Section PAPER (Special Section on Low-Leakage, Low-Voltage, Low-Power and High-Speed Technologies for System LSIs in Deep-Submicron Era)
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