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A Dependable SRAM with 7T/14T Memory Cells Une SRAM fiable avec des cellules mémoire 7T/14T

Hidehiro FUJIWARA, Shunsuke OKUMURA, Yusuke IGUCHI, Hiroki NOGUCHI, Hiroshi KAWAGUCHI, Masahiko YOSHIMOTO

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Résumé:

Cet article propose une nouvelle SRAM fiable avec des cellules mémoire 7T/14T et introduit un nouveau concept, celui de « qualité d'un bit (QoB) ». La SRAM proposée comporte trois modes : un mode normal, un mode haute vitesse et un mode fiable, et adapte dynamiquement sa fiabilité, sa puissance et sa vitesse en combinant deux cellules mémoire pour des informations sur un bit (c'est-à-dire 14 T/bit). En effectuant une simulation Monte Carlo dans une technologie de processus de 65 nm, les tensions minimales lors des opérations de lecture et d'écriture sont améliorées de 0.21 V et 0.26 V, respectivement, avec un taux d'erreur sur les bits de 10.-8 gardé. De plus, nous confirmons que le mode fiable atteint un taux d'erreur binaire inférieur à celui du code de correction d'erreur (ECC) et de la redondance multi-module (MMR). De plus, nous proposons une nouvelle structure de matrice mémoire pour éviter le problème de demi-sélection lors d’une opération d’écriture. Les surcharges respectives de la zone de cellule en mode normal sont de 26 % et 11 % dans les cas où les transistors supplémentaires sont des pMOS et des nMOS, par rapport à la cellule mémoire 6T conventionnelle.

Publication
IEICE TRANSACTIONS on Electronics Vol.E92-C No.4 pp.423-432
Date de publication
2009/04/01
Publicisé
ISSN en ligne
1745-1353
DOI
10.1587/transele.E92.C.423
Type de manuscrit
Special Section PAPER (Special Section on Low-Leakage, Low-Voltage, Low-Power and High-Speed Technologies for System LSIs in Deep-Submicron Era)
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