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Open Access
Single-Power-Supply Six-Transistor CMOS SRAM Enabling Low-Voltage Writing, Low-Voltage Reading, and Low Standby Power Consumption
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SRAM CMOS à six transistors à alimentation unique permettant l'écriture basse tension, la lecture basse tension et une faible consommation d'énergie en veille

Tadayoshi ENOMOTO, Nobuaki KOBAYASHI

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Résumé:

Nous avons développé un circuit de niveau de tension autocontrôlable (SVL) et appliqué ce circuit à une mémoire vive statique (SRAM) à alimentation unique et à six transistors complémentaires à oxyde métallique et semi-conducteur pour non seulement améliorer les performances d'écriture et de lecture. mais également pour obtenir une faible consommation d'énergie en veille et une capacité de conservation (conservation) des données. Le circuit SVL ne comprend que trois MOSFET (c'est-à-dire des MOSFET pull-up, pull-down et bypass). Le circuit SVL est capable de générer de manière adaptative à la fois des tensions optimales de cellules de mémoire et des tensions de lignes de mots en fonction du mode de fonctionnement (c'est-à-dire une opération d'écriture, de lecture ou de maintien) qui a été utilisé. La marge d'écriture (VWM) et lire la marge (VRM) de la SRAM développée (dvlp) à une tension d'alimentation (VDD) de 1 V étaient respectivement de 0.470 et 0.1923 V. Ces valeurs étaient 1.309 et 2.093 fois VWM et VRM de la SRAM conventionnelle (conv), respectivement. À une tension de seuil élevée (Vt) variabilité (=+6σ), la tension d'alimentation minimale (VMin) pour l'opération d'écriture de la SRAM conv était de 0.37 V, alors qu'elle diminuait à 0.22 V pour la SRAM dvlp. VMin pour l'opération de lecture de la conv SRAM était de 1.05 V lorsque le Vt variabilité (=-6σ) était grand, mais la SRAM dvlp l'a abaissé à 0.41 V. Ces résultats montrent que le circuit SVL étend la plage de tension de fonctionnement pour les opérations d'écriture et de lecture jusqu'à abaisser les tensions. La SRAM dvlp réduit la consommation électrique en veille (PST) tout en conservant les données. Le mesuré PST de la SRAM dvlp 2 90 bits et 0.957 nm n'était que de XNUMXµW à VDD= 1.0 V, soit 9.46 % de PST de la conv SRAM (10.12µW). La surcharge de la zone Si des circuits SVL ne représentait que 1.383 % de la SRAM dvlp.

Publication
IEICE TRANSACTIONS on Electronics Vol.E106-C No.9 pp.466-476
Date de publication
2023/09/01
Publicisé
2023/03/16
ISSN en ligne
1745-1353
DOI
10.1587/transele.2022ECP5053
Type de manuscrit
PAPER
Catégories
Circuits électroniques

Auteurs

Tadayoshi ENOMOTO
  Chuo University
Nobuaki KOBAYASHI
  Nihon University

Mots-clés

Table des matières