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Analyzing Impacts of SRAM, FF and Combinational Circuit on Chip-Level Neutron-Induced Soft Error Rate Analyse des impacts de la SRAM, du FF et du circuit combinatoire sur le taux d'erreur logicielle induit par les neutrons au niveau de la puce

Wang LIAO, Masanori HASHIMOTO

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Résumé:

Les erreurs logicielles mettent en péril la fiabilité des dispositifs à semi-conducteurs, en particulier ceux fonctionnant à basse tension. Ces dernières années, le silicium sur boîtier mince (SOTB), qui est un dispositif FD-SOI, a attiré l'attention car il convient au fonctionnement à très basse tension. Ce travail évalue les contributions de la SRAM, du FF et du circuit combinatoire au taux d'erreur logicielle (SER) au niveau de la puce, sur la base des résultats des tests d'irradiation. Pour cette évaluation, ce travail a effectué un test d'irradiation neutronique pour caractériser le taux de transitoire à événement unique (SET) des circuits SOTB et de masse à 0.5 V. En utilisant les données SBU et MCU dans les SRAM de travaux précédents, nous avons calculé le taux MBU avec/sans correction d'erreur. code (ECC) et avec entrelacement MUX 1/2/4-col. En combinant les taux d'erreur FF rapportés dans la littérature, nous avons estimé le SER au niveau de la puce et chaque contribution au SER au niveau de la puce pour les processeurs embarqués et hautes performances. Pour les deux processeurs, sans ECC, 95 % d'erreurs se produisent au niveau de la SRAM dans les puces SOTB et en vrac à 0.5 V et 1.0 V, et les SER globaux au niveau de la puce SOTB supposée à 0.5 V sont au moins 10 fois inférieurs à cela. de copeaux en vrac. D'un autre côté, lorsque l'ECC est appliqué à la SRAM dans la puce SOTB, les SEU apparaissant au niveau des FF sont dominants dans le processeur haute performance, tandis que les MBU dans les SRAM ne sont pas négligeables dans les puces embarquées en masse.

Publication
IEICE TRANSACTIONS on Electronics Vol.E102-C No.4 pp.296-302
Date de publication
2019/04/01
Publicisé
ISSN en ligne
1745-1353
DOI
10.1587/transele.2018CDP0004
Type de manuscrit
Special Section PAPER (Special Section on Solid-State Circuit Design — Architecture, Circuit, Device and Design Methodology)
Catégories

Auteurs

Wang LIAO
  Osaka University
Masanori HASHIMOTO
  Osaka University

Mots-clés

Table des matières