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A High-Performance/Low-Power On-Chip Memory-Path Architecture with Variable Cache-Line Size Une architecture de chemin mémoire sur puce hautes performances/basse consommation avec une taille de ligne de cache variable

Koji INOUE, Koji KAI, Kazuaki MURAKAMI

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Résumé:

Cet article propose une architecture de chemin mémoire sur puce utilisant le cache à taille de ligne dynamiquement variable (D-VLS) pour des performances élevées et une faible consommation d'énergie. Le cache D-VLS exploite la bande passante mémoire élevée sur puce réalisable sur les LSI DRAM/logique fusionnés en remplaçant toute une grande ligne de cache en un seul cycle. Dans le même temps, il tente d'éviter les expulsions fréquentes en réduisant la taille de la ligne de cache lorsque les programmes ont une mauvaise localité spatiale. L'activation uniquement des sous-réseaux DRAM sur puce correspondant à une taille de ligne de cache remplacée produit une réduction d'énergie significative. Dans notre simulation, on observe que notre architecture de chemin mémoire sur puce proposée, qui utilise un cache D-VLS à mappage direct, améliore le produit ED (Energy Delay) de plus de 75 % par rapport à un modèle de chemin mémoire conventionnel.

Publication
IEICE TRANSACTIONS on Electronics Vol.E83-C No.11 pp.1716-1723
Date de publication
2000/11/25
Publicisé
ISSN en ligne
DOI
Type de manuscrit
Special Section PAPER (Special Issue on Low-power LSIs and Technologies)
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