La fonctionnalité de recherche est en construction.
La fonctionnalité de recherche est en construction.

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. ex. Some numerals are expressed as "XNUMX".
Copyrights notice

The original paper is in English. Non-English content has been machine-translated and may contain typographical errors or mistranslations. Copyrights notice

Real-Time Image Processing Based on Service Function Chaining Using CPU-FPGA Architecture Traitement d'images en temps réel basé sur le chaînage de fonctions de service utilisant l'architecture CPU-FPGA

Yuta UKON, Koji YAMAZAKI, Koyo NITTA

  • Vues en texte intégral

    0

  • Citer

Résumé:

Les services avancés de traitement de l’information basés sur le cloud computing sont très demandés. Cependant, les utilisateurs souhaitent pouvoir personnaliser les services cloud en fonction de leurs propres besoins. Afin de fournir des services de traitement d'image pouvant être optimisés pour les besoins de chaque utilisateur, nous proposons une technique permettant de chaîner des fonctions de traitement d'image dans une architecture de serveur couplée à un réseau de portes programmables sur site (FPGA) CPU. L'une des exigences les plus importantes pour combiner plusieurs fonctions de traitement d'image sur un réseau est la faible latence des nœuds de serveur. Cependant, un retard important se produit dans l'architecture CPU-FPGA conventionnelle en raison des frais généraux de réorganisation des paquets pour garantir l'exactitude du traitement d'image et du transfert de données entre le CPU et le FPGA au niveau de l'application. Cet article présente une architecture de serveur CPU-FPGA avec un circuit de réorganisation des paquets en temps réel pour le traitement d'images à faible latence. Afin de confirmer l'efficacité de notre idée, nous avons évalué la latence du calcul des caractéristiques de l'histogramme des gradients orientés (HOG) en tant que fonction de traitement d'image déchargée. Les résultats montrent que la latence est environ 26 fois inférieure à celle de l'architecture CPU-FPGA conventionnelle. De plus, le débit a diminué de moins de 3.7 % dans le pire des cas, où 90 % des paquets sont échangés de manière aléatoire à un débit d'entrée de 40 Gbit/s. Enfin, nous avons démontré qu'un service de surveillance vidéo en temps réel peut être fourni en combinant des fonctions de traitement d'images utilisant notre architecture.

Publication
IEICE TRANSACTIONS on Communications Vol.E103-B No.1 pp.11-19
Date de publication
2020/01/01
Publicisé
2019/08/05
ISSN en ligne
1745-1345
DOI
10.1587/transcom.2019CPP0001
Type de manuscrit
Special Section PAPER (Special Section on Internet Architecture, Applications and Operation Technologies for a Cyber-Physical System)
Catégories
Système de réseau

Auteurs

Yuta UKON
  NTT Corporation
Koji YAMAZAKI
  NTT Corporation
Koyo NITTA
  NTT Corporation

Mots-clés

Table des matières