1. Introduction
Dans l’ère post-Moore, la science et la technologie des circuits intégrés évolueront dans trois directions : « Plus de Moore », « Plus que Moore » et « Au-delà du CMOS » [1], [2]. Quelle que soit l'orientation suivie, l'évaluation des performances des processus de circuits intégrés (CI) devient de plus en plus cruciale mais difficile [3]-[5]. Premièrement, en ce qui concerne « More Moore », à mesure que la technologie CMOS approche de ses limites physiques et techniques, les performances du processus s'écartent des attentes en raison des variations du processus [6], [7], et les effets physiques accrus liés au dispositif rendent l'évaluation des performances du processus très complexe. . Deuxièmement, en prenant comme exemple l'intégration 3D monolithique dans la direction « Plus que Moore », une évaluation complète des performances électriques pour le processus de chaque couche est nécessaire pour maximiser la correspondance des performances du processus entre les couches supérieure et inférieure [8]-[11]. Enfin, lorsqu'il s'agit de processus de FET à nanotubes de carbone ou de FET à canaux de matériaux bidimensionnels (2D) dans le domaine « Au-delà du CMOS », l'évaluation des propriétés électriques de nouveaux processus de dispositifs devient également extrêmement complexe et incontrôlable [12]-[14]. Dans l’ensemble, une évaluation complète et objective des performances des processus revêt une grande importance pour les concepteurs de circuits, les développeurs de processus et les architectes de produits électroniques.
Par conséquent, de nombreuses équipes de recherche ont mené des recherches approfondies pour évaluer les performances des processus et des dispositifs. L’exemple le plus notable est l’ITRS ou International Roadmap for Devices and Systems (IRDS), qui publie en permanence des feuilles de route en étudiant les tendances des processus. Cependant, l'ITRS ou l'IRDS sont conçus et destinés à une évaluation technologique macroscopique uniquement et ne tiennent compte d'aucun processus spécifique. Sur la base de différentes architectures de processeur, les références [8]-[11], [15]-[17] ont étudié l'évaluation des performances du processus PPA. L'avantage de cette approche est qu'elle permet une évaluation du processus au niveau du système, mais un inconvénient majeur est que la conception de l'ensemble du processeur peut prendre beaucoup de temps et que les résultats peuvent varier considérablement selon les différentes architectures de processeur. D'autre part, les références [12]-[14], [18] ont proposé des méthodes d'évaluation des performances du processus PPA basées sur une analyse au niveau du dispositif. Cette méthode est très utile pour les développeurs de processus et de dispositifs, mais pour les concepteurs de circuits intégrés, il existe un problème de « la forêt derrière les arbres » et elle ne peut pas capturer le comportement des chemins de données chargés par fil connectant les dispositifs.
Dans cette étude, nous proposons une méthode équilibrée pour évaluer de manière exhaustive les performances électriques du processus CMOS sur plusieurs nœuds technologiques en concevant un ensemble de circuits de référence à moyenne échelle. Cette méthode offre une plus grande efficacité et universalité par rapport à l'évaluation au niveau du processeur tout en prenant également en compte les influences d'interconnexion sur les circuits contrairement aux évaluations au niveau du dispositif. Sur la base d'une analyse expérimentale et théorique, l'évaluation PPA de la même série de processus réels sur le nœud 180 nm-28 nm est terminée pour la première fois, fournissant une valeur de référence pratique inestimable pour les concepteurs et les développeurs de dispositifs de traitement. Le reste de ce document est organisé comme suit : la section 2 fournit des informations générales sur l'évaluation des processus ; La section 3 décrit les détails de conception et de mise en œuvre de nos circuits d'oscillateurs en anneau (RO) de référence ; Insecte. 4, nous analysons et discutons les résultats de l'évaluation PPA sur plusieurs nœuds technologiques ; Enfin, dans la sect. 5, nous tirons des conclusions valables sur la base de nos résultats.
2. Arrière plan
Avant de terminer l'architecture d'un produit IC, les concepteurs doivent évaluer soigneusement tous les processus potentiels et considérer les choix de processus [19]. Pour comprendre pleinement les caractéristiques de performance d'un processus, les concepteurs doivent acquérir des connaissances approfondies sur les données de processus et les fichiers technologiques. À mesure que la technologie évolue, les concepteurs de circuits intégrés sont confrontés à des augmentations documentées de la variabilité de fabrication [20], de la complexité des modèles d'épices et des règles de conception, etc. Ces défis prennent encore plus de temps à surmonter pour les concepteurs dans les nœuds avancés [21]-[23] .
2.1 Mise à l'échelle technologique
Pour la mise à l'échelle technologique, les ensembles représentatifs de paramètres de mise à l'échelle sont accessibles au public dans l'ITRS 2010, avec un facteur de mise à l'échelle de la taille des fonctionnalités de 0.7x, ce qui conduit à un facteur de mise à l'échelle de la zone de 0.5x. Les principaux paramètres de mise à l'échelle [17] d'un nœud technologique à l'autre sont présentés dans le tableau I. De toute évidence, le modèle basé sur l'ITRS suppose les mêmes facteurs de mise à l'échelle pour chaque nœud technologique, tandis que la fréquence des puces reste constante.
2.2 La mise à l'échelle du PPA
Les performances du circuit correspondent généralement directement à la puissance, aux performances et à la surface (PPA) [20]. Le développement des produits IC a dicté la nécessité d'une mise à l'échelle More Moore pour apporter la valeur PPA pour la mise à l'échelle de nœud à nœud (tous les 2-3 ans) [5], [24] :
- (Performance: \(> 25\)\(-35\)% de fréquence en plus à puissance constante
- (Pouvoir: \(> 50\)% d'énergie en moins pour une performance donnée
- (Zone: \(>50\)% de surface en moins pour la même fonction logique.
2.3 Calcul du PPA
Pour le calcul du retard et de la puissance, comme dans l'équation. (2) et l'équation. (3), le courant efficace Ieff proposée dans [25] et [26] est plus précise et devrait être utilisée en pratique. Cependant, nous choisissons Ion pour le calcul du retard à des fins d’illustration car il est plus simple et a une relation plus directe avec la courbe IV [18], [27]. Dans les circuits logiques complémentaires, la profondeur logique LD et le facteur d'activité moyen \(\alpha\) sont deux paramètres de conception clés pour abstraire le fonctionnement du circuit [16]. LD est la profondeur logique, qui correspond au nombre de portes logiques qu'un signal doit parcourir dans un chemin critique au cours d'un cycle d'horloge ; \(\alpha\) est la probabilité moyenne qu'une porte commute pendant un cycle d'horloge ; FO est le fan-out. P.état et Pdyn sont respectivement la consommation d'énergie statique due aux fuites et la consommation d'énergie dynamique pour la commutation active. Cgc, Cpar, Cfil, et Ctot sont respectivement la capacité intrinsèque, la capacité parasite incluant les côtés source et drain, la capacité du câblage et la capacité de charge totale.
\[\begin{equation*} \rm C_{\text{tot}} = C_{\text{device}} + C_{\text{wire}} = FO (C_{\text{gc}} + C_{\text{par}}) + C_{\text{wire}} \tag{1} \end{equation*}\] |
\[\begin{equation*} \rm T_{\text{delay}} = LD \cdot C_{\text{tot}} \cdot Vdd / I_{\text{on}} \tag{2} \end{equation*}\] |
\[\begin{equation*} \rm P_{\text{tot}} = P_{\text{dyn}} + P_{\text{stat}} = I_{\text{leak}} \cdot V_{\text{dd}} + \alpha \cdot C \cdot {V_{\text{dd}}}^2 \cdot f \tag{3} \end{equation*}\] |
La densité de transistor et la densité de grille ont été utilisées pour évaluer les caractéristiques de zone des technologies CMOS. La densité des transistors est définie comme étant pondérée à 60 % avec une cellule NAND (4 transistors) et à 40 % avec une cellule bistable balayée (36 transistors). La densité de porte est définie comme le nombre de cellules NAND par millimètre carré de surface. Les formules de calcul pour les deux sont présentées dans l'équation. (4) et l'équation. (5).
\[\begin{equation*} \begin{array}{@{}l@{}} \displaystyle \text{Transistor density}=0.6 \times \frac{\text{NAND2 Tran Count}}{\text{NAND2 CELL Area}} \\ \displaystyle \hphantom{\text{Transistor density}=} +0.4 \times \frac{\text{SDFFSQ Tran Count}}{\text{SDFFSQ CELL Area}} \end{array} \tag{4} \end{equation*}\] |
\[\begin{equation*} \text{Gate density}=\frac{\text{1$\,$mm$^2$}}{\text{NAND2 CELL Area}} \tag{5} \end{equation*}\] |
3. Conception de circuits de référence
Dans cet article, nous présentons une méthode qui pourrait évaluer rapidement les performances électriques du processus CMOS 180 nm-28 nm. La méthode proposée est basée sur des circuits RO très sensibles aux variations de processus et de PVT [28]-[31]. Initialement, une structure spéciale du circuit RO a été conçue pour évaluer les performances des processus. Par la suite, une série de circuits RO de référence ont été construits en utilisant une méthode de réduction à grande échelle basée sur des nœuds technologiques 180 nm-28 nm.
3.1 Conception et mise en œuvre du circuit RO
Nous avons commencé notre étude en construisant un circuit oscillateur en anneau basé sur des nœuds technologiques de 180 nm. L'architecture de base du circuit RO présentée sur la figure 1 (a) a été utilisée pour notre recherche. Le corps du circuit RO est construit avec une chaîne d'onduleurs équilibrée à 15 étages, et un contrôle d'activation est assuré par une porte NAND avec deux broches d'entrée. Les retards pour les fronts montants et descendants étaient égaux sur tous les inverseurs d'équilibrage. La chaîne d'onduleurs peut être constituée de n'importe quel nombre impair compris entre 3 et 999, tandis que chaque onduleur d'étage avait la capacité de piloter plusieurs onduleurs. Dans cette expérience, nous avons utilisé un oscillateur en anneau à 15 étages, où chaque étage de l'onduleur a une charge de sortance de 4. Cette configuration a été sélectionnée sur la base des pratiques de conception de systèmes sur puce (SoC) établies pour garantir que notre référence les circuits sont plus pertinents pour la conception de circuits intégrés à grande échelle (VLSI). Les figures 1 (b) et (c) montrent respectivement les résultats de la forme d'onde de simulation et la disposition d'un circuit RO à 15 étages mis en œuvre à 180 nm. Le Cadence Specter a été utilisé pour simuler les circuits RO, tandis que la conception de la configuration RO a été réalisée à l'aide de Cadence Virtuoso. De plus, une vérification physique de la disposition RO a été réalisée à l'aide de Siemens Calibre.
3.2 Mise en œuvre d'un ensemble de circuits de référence
Un ensemble de circuits RO de référence ont été conçus à l'aide de la méthode de réduction à grande échelle selon ITRS, d'un nœud demi-pas de 180 nm à un nœud de 28 nm. Pour garantir une évaluation équitable des performances électriques sur plusieurs processus, la longueur du canal des dispositifs CMOS dans le circuit RO a été conçue en utilisant la taille des caractéristiques de chaque nœud technologique (180 nm, 130 nm, 90 nm, 65 nm, 40 nm et 28 nm). , et le principe de conception de la largeur de canal des dispositifs CMOS était de garantir que la hauteur de disposition des cellules INV et NAND est de 9 pistes. Les dimensions physiques des dispositifs CMOS dans les circuits RO pour les six processus sont affichées dans le tableau II. Au même nœud technologique, il existe de nombreuses séries de processus pour différentes applications de puces. En prenant l'exemple du nœud technologique 28 nm, il y avait 28LP, 28HKMG, 28HPL, 28 FDSOI, etc. Pour notre expérience, nous avons sélectionné les données de processus appartenant à une série appelée standard Low-Leakage (LL) sur 180 nm à 28 nm. nœuds technologiques. Le tableau II fournit également des informations sur la tension d'alimentation CC et la largeur métallique du rail d'alimentation utilisée dans nos expériences pour ces six processus.
4. Résultats expérimentaux et discussion
4.1 Analyse des résultats de synchronisation
Afin d'étudier les caractéristiques temporelles des six processus, des simulations approfondies d'épices ont été réalisées pour les circuits RO dans diverses conditions de processus et multi-coins. La figure 2 illustre la période et la fréquence d'oscillation des circuits RO dans un coin typique. On peut observer qu’il existe une corrélation inverse entre la fréquence et la période d’oscillation. La période d'oscillation représente la somme du retard de propagation d'une chaîne d'onduleurs à 15 étages, qui comprend les composants de retard intrinsèque, de retard dépendant de la charge et de retard dépendant de l'entrée. La formule de calcul simplifiée est présentée dans l'équation. (1) et l'équation. (2). Comme le montrent les courbes de la figure 2, à mesure que la technologie évolue, la période d'oscillation diminue tandis que la fréquence augmente. Pour garantir une comparaison équitable entre les processus, nous avons calculé le pourcentage moyen d’augmentation de la fréquence pour les six processus à l’aide d’une méthode normalisée. Cela a été fait en divisant la fréquence du processus 28 nm par celle du processus 180 nm puis en prenant sa racine cinquième (car il existe cinq générations techniques entre 180 nm et 28 nm). Les résultats démontrent que notre procédé de nouvelle génération a atteint une amélioration moyenne des performances de 57 % par rapport à la génération précédente, dépassant largement les 30 % prédits par la référence [5], [24]. Sur la base de cette augmentation moyenne de fréquence (57 %), nous avons tracé une courbe de fréquence attendue, comme le montre la ligne pointillée de la figure 2. Il est évident que la fréquence des processus à 65 nm et 40 nm est inférieure aux attentes, alors que tous les autres les processus fonctionnent conformément aux attentes ou mieux au sein de cette fonderie.
La sensibilité des performances du circuit aux changements de processus, de tension d'alimentation et de température (PVT) augmente. Le tableau III montre les paramètres de processus, de tension et de température dans une simulation multi-coins. La fréquence d'oscillation des résultats de simulation pour les circuits RO sous huit coins PVT dans les six processus est illustrée sur la figure 3. Les nœuds de technologie avancée présentent des caractéristiques de synchronisation plus supérieures. Grâce à une comparaison verticale des fréquences entre différents coins PVT au même nœud technique, les performances des coins PVT se classent de haut en bas comme suit : FF-40, FF0, FF125, TT25, TT85, SS-40, SS0, SS125. La fréquence du virage le plus rapide (BCF) est plus de deux fois plus rapide que celle du virage le plus lent (WCS). De plus, il convient de noter que les performances de synchronisation des nœuds techniques de 40 nm et moins au coin SS-40 sont pires que celles du SS125. Ce phénomène est connu sous le nom d'effet d'inversion de température, qui est dû à la diminution de la tension d'alimentation en dessous du nœud de 40 nm, entraînant une modification du poids de l'effet de la mobilité et de la tension de seuil sur les performances de l'appareil à mesure que la température augmente.
4.2 Analyse de la dissipation de puissance
Pour analyser la dissipation de puissance sur divers nœuds technologiques, des simulations au niveau des transistors ont été effectuées sur les circuits RO afin d'évaluer la dissipation de puissance au niveau de six processus. La courbe de puissance représentée sur la figure 4 indique que les circuits RO aux nœuds avancés présentent moins de dissipation de puissance et prennent en charge des fréquences plus élevées. La formule de calcul de la dissipation de puissance est présentée dans l'équation. (3). Le produit puissance-retard (PDP) est couramment utilisé comme métrique pour évaluer la qualité du circuit [32], [33]. Un PDP plus petit signifie des performances économes en énergie supérieures. Pour présenter plus efficacement les caractéristiques de synchronisation et de puissance de ces six processus, un diagramme à colonnes illustrant le PDP (Puissance * Période) des circuits RO a été créé sur la figure 4. Ce diagramme à colonnes démontre clairement que le PDP de la technologie avancée a été réduit de plus de 20 % par rapport au nœud technologique précédent, ce qui indique une meilleure qualité de l'efficacité énergétique. Lorsqu'elle est combinée à l'analyse de la courbe de puissance, il devient évident que la qualité de l'énergie pour le processus 65 nm est sous-optimale, mettant en évidence une marge d'amélioration significative en termes de dissipation de puissance.
4.3 Analyse de la zone de mise en page
Afin de comparer verticalement et d'analyser les caractéristiques de zone de différents nœuds technologiques, nous avons complété la disposition des circuits INV, NAND2, SDFFSQ et RO au niveau de six processus, comme illustré sur la figure 5. Pour faciliter une comparaison complète entre ces processus, nous ont présenté un diagramme à colonnes avec un tracé linéaire sur la figure 6. Le diagramme à colonnes représente la zone de disposition RO tandis que la ligne courbe illustre le carré de la taille des caractéristiques à chaque processus. D'après la figure 6, il est évident qu'il y a une diminution correspondante de la zone de disposition RO à mesure que le processus diminue, et il existe une tendance cohérente entre la zone de disposition RO et le carré de taille des caractéristiques dans les six processus. Notamment, au niveau du nœud de processus à 90 nm, une intersection entre la ligne de courbe et le diagramme à colonnes se produit, indiquant des caractéristiques de zone relativement inférieures à celles d'autres processus. En d’autres termes, un potentiel important d’amélioration des règles de conception spécifiques au procédé 90 nm de cette fonderie peut être observé.
Fig. 5 Le tracé des circuits de référence. (a) La disposition du circuit ROC au processus 180 nm-28 nm, (b) la disposition des cellules INV, NAND2 et SDFFSQ à 180 nm |
Le tableau IV présente des informations détaillées sur les caractéristiques de zone pour les configurations de circuits RO, la densité de grille et la densité de transistors dans les six processus, respectivement. La figure 5 (b) illustre la taille de la cellule NAND et de la cellule SDFFQ, et la formule de calcul est présentée dans l'équation. (4) et l'équation. (5). Le rapport de réduction (rapport rouge) et le rapport d'augmentation de la densité (rapport INCC) suggèrent que la zone caractéristique du processus 28 nm n'est pas idéale en raison de dimensions critiques plus petites qui nécessitent des règles de conception DFM plus complexes, ce qui entraîne une augmentation de la zone de disposition occupée. Cette tendance devient encore plus prononcée en dessous du nœud de processus de 28 nm.
Tableau IV La zone caractéristique de la disposition du circuit RO, de la densité de grille et de la densité de transistors aux six nœuds technologiques. |
Le tableau V montre les résultats de l'évaluation PPA du processus 180 nm-28 nm par rapport aux tendances de mise à l'échelle PPA formulées par l'IRDS et l'ITRS. On peut constater que les caractéristiques électriques du processus réel s'écartent de la tendance, les concepteurs doivent donc procéder à une évaluation complète avant de sélectionner le processus.
5.Conclusion
Dans ce travail, nous présentons une nouvelle méthodologie universelle simple pour évaluer équitablement les caractéristiques PPA à travers divers processus logiques CMOS. De notre expérience, les conclusions fiables suivantes peuvent être tirées pour guider les métriques de conception : 1) Le processus de taille d'entité plus petite présente de meilleures caractéristiques temporelles. La valeur du temps de transition dans les virages BCF n’était que la moitié de celle des virages WCS. Jusqu'au nœud technologique 40 nm et en dessous, les performances du SS-40oC est pire que SS125oC. 2) Pour les circuits RO de référence, les nœuds avancés dissipent moins de puissance et prennent en charge une fréquence plus élevée. 3) La superficie caractéristique des processus s'est comportée selon la même tendance que la taille des caractéristiques carrées du processus. Les processus de 28 nm et moins nécessitent des règles de conception DFM plus complexes pour répondre aux exigences de lithographie, ce qui entraîne une diminution de l'efficacité d'utilisation de la zone. Ces conclusions établissent les références de performances pour les processus CMOS et fournissent aux chercheurs en IC des informations précieuses sur les nœuds technologiques avancés.
Remerciements
Les auteurs remercient avec gratitude les financements du programme de recherche stratégique prioritaire de l’Académie chinoise des sciences, Grant (No.XDA0330401) et de l’équipe interdisciplinaire CAS Youth (JCTD-2022-07).
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Auteurs
Minghui Yin
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Zhiqiang Li
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Weihua Zhang
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Hongwei Liu
Institute of Microelectronics of the Chinese Academy of Sciences
University of Chinese Academy of sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Huanhuan Zhou
Institute of Microelectronics of the Chinese Academy of Sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Yunxia You
Institute of Microelectronics of the Chinese Academy of Sciences
State Key Lab of Fabrication Technologies for Integrated Circuits
Chen Wang
Institute of Microelectronics of the Chinese Academy of Sciences
State Key Lab of Fabrication Technologies for Integrated Circuits